电子系统EDA新技术丛书 Xilinx Vivado数字设计权威指南 从数字逻辑、Verilog HDL、嵌入式系统到图像处理【2025|PDF|Epub|mobi|kindle电子书版本百度云盘下载】

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第1章 数字逻辑基础1

1.1 数字逻辑的发展史1

1.2 SPICE仿真工具基础4

1.2.1 SPICE的分析功能4

1.2.2 SPICE的分析流程7

1.3 开关系统7

1.3.1 0和1的概念8

1.3.2 开关系统的优势9

1.3.3 晶体管作为开关11

1.3.4 半导体物理器件12

1.3.5 半导体逻辑电路14

1.3.6 逻辑电路符号18

1.4 半导体数字集成电路20

1.4.1 集成电路发展20

1.4.2 集成电路构成21

1.4.3 集成电路版图22

1.5 基本逻辑门及特性23

1.5.1 基本逻辑门23

1.5.2 基本逻辑门集成电路29

1.5.3 逻辑门电路的传输特性31

1.5.4 不同逻辑门的连接39

1.6 逻辑代数理论41

1.6.1 逻辑代数中的运算关系41

1.6.2 逻辑函数表达式43

1.7 逻辑表达式的化简45

1.7.1 使用运算律化简逻辑表达式47

1.7.2 使用卡诺图化简逻辑表达式50

1.7.3 不完全指定逻辑功能的化简56

1.7.4 输入变量的卡诺图表示58

1.8 毛刺产生及消除62

1.9 数字码制表示和转换65

1.9.1 数字码制表示65

1.9.2 数字码制转换67

第2章 数字逻辑电路70

2.1 组合逻辑电路70

2.1.1 编码器71

2.1.2 译码器72

2.1.3 码转换器76

2.1.4 多路选择器79

2.1.5 数字比较器80

2.1.6 加法器83

2.1.7 减法器86

2.1.8 加法器/减法器91

2.1.9 乘法器93

2.2 时序逻辑电路94

2.2.1 时序逻辑电路类型95

2.2.2 时序逻辑电路特点95

2.2.3 基本SR锁存器97

2.2.4 同步SR锁存器98

2.2.5 D锁存器99

2.2.6 D触发器100

2.2.7 其他触发器103

2.2.8 普通寄存器105

2.2.9 移位寄存器106

2.3 存储器107

2.3.1 存储器的分类107

2.3.2 存储器工作原理108

2.3.3 易失性存储器109

2.3.4 非易失性存储器110

2.4 有限状态机111

2.4.1 有限状态机的原理111

2.4.2 状态图表示及实现112

2.4.3 三位计数器的设计与实现114

第3章 可编程逻辑器件原理119

3.1 可编程逻辑器件发展历史119

3.2 可编程逻辑器件工艺120

3.3 可编程逻辑器件结构124

3.3.1 PROM结构124

3.3.2 PAL结构124

3.3.3 PLA结构125

3.4 复杂可编程逻辑器件结构125

3.4.1 功能块126

3.4.2 宏单元127

3.4.3 快速连接开关阵列128

3.4.4 输入/输出块128

3.5 现场可编程门阵列结构129

3.5.1 查找表结构原理130

3.5.2 可配置的逻辑块132

3.5.3 时钟管理资源135

3.5.4 块存储器资源139

3.5.5 互联资源141

3.5.6 DSP切片143

3.5.7 输入/输出块143

3.5.8 XADC模块145

3.6 Xilinx 7系列FPGA产品147

第4章 Vivado集成开发环境设计流程151

4.1 Vivado集成开发环境151

4.2 创建新的设计工程153

4.3 创建并添加一个新的设计文件156

4.4 详细描述159

4.4.1 详细描述的原理159

4.4.2 详细描述的实现过程160

4.5 设计行为级仿真161

4.6 设计综合和分析163

4.6.1 综合过程的关键问题163

4.6.2 执行设计综合164

4.6.3 查看综合报告166

4.7 约束文件对话框166

4.7.1 约束文件167

4.7.2 I/O规划器的功能168

4.7.3 实现约束169

4.8 设计实现和分析173

4.8.1 设计实现原理173

4.8.2 设计实现及分析173

4.9 设计时序仿真175

4.10 生成并下载比特流文件176

4.10.1 FPGA配置原理176

4.10.2 生成比特流文件178

4.10.3 下载比特流文件178

4.11 生成并烧写PROM文件180

第5章 Verilog HDL规范184

5.1 Verilog HDL发展184

5.2 Verilog HDL程序结构185

5.2.1 模块声明186

5.2.2 模块端口定义186

5.2.3 逻辑功能定义187

5.3 Verilog HDL描述方式189

5.3.1 行为级描述189

5.3.2 数据流描述190

5.3.3 结构级描述192

5.3.4 开关级描述194

5.4 Verilog HDL要素195

5.4.1 注释195

5.4.2 间隔符196

5.4.3 标识符196

5.4.4 关键字197

5.4.5 系统任务和函数197

5.4.6 编译器指令197

5.4.7 运算符197

5.4.8 数字197

5.4.9 字符串200

5.4.10 属性202

5.5 Verilog HDL数据类型205

5.5.1 值的集合205

5.5.2 网络和变量205

5.5.3 向量206

5.5.4 强度206

5.5.5 隐含声明207

5.5.6 网络类型207

5.5.7 寄存器类型213

5.5.8 整型、实数型、时间型和实时时间214

5.5.9 数组215

5.5.10 参数216

5.5.11 Verilog HDL名字空间218

5.6 Verilog HDL表达式219

5.6.1 操作符219

5.6.2 操作数229

5.6.3 延迟表达式231

5.6.4 表达式的位宽231

5.6.5 有符号表达式233

5.6.6 分配和截断234

5.7 Verilog HDL分配234

5.7.1 连续分配235

5.7.2 过程分配237

5.8 Verilog HDL门级和开关级描述238

5.8.1 门和开关声明238

5.8.2 逻辑门242

5.8.3 输出门243

5.8.4 三态门244

5.8.5 MOS开关246

5.8.6 双向传输开关248

5.8.7 CMOS开关248

5.8.8 pull门249

5.9 Verilog HDL用户自定义原语249

5.9.1 UDP定义249

5.9.2 组合电路UDP251

5.9.3 电平触发的时序UDP252

5.9.4 边沿触发的时序UDP253

5.9.5 边沿和电平触发的混合行为254

5.10 Verilog HDL行为描述语句255

5.10.1 过程语句255

5.10.2 过程连续分配261

5.10.3 条件语句263

5.10.4 case语句265

5.10.5 循环语句268

5.10.6 过程时序控制270

5.10.7 语句块274

5.10.8 结构化的过程276

5.11 Verilog HDL任务和函数277

5.11.1 任务和函数的区别277

5.11.2 定义和使能任务278

5.11.3 禁止命名的块和任务281

5.11.4 声明和调用函数282

5.12 Verilog HDL层次化结构285

5.12.1 模块和模块例化285

5.12.2 覆盖模块参数值285

5.12.3 端口290

5.12.4 生成结构295

5.12.5 层次化的名字304

5.12.6 向上名字引用305

5.12.7 范围规则306

5.13 Verilog HDL设计配置307

5.13.1 配置格式308

5.13.2 库309

5.13.3 配置例子310

5.14 Verilog HDL指定块311

5.14.1 模块路径声明312

5.14.2 为路径分配延迟317

5.14.3 混合模块路径延迟和分布式延迟320

5.14.4 驱动布线逻辑320

5.14.5 脉冲过滤行为的控制321

5.15 Verilog HDL时序检查326

5.15.1 使用一个稳定窗口检查时序327

5.15.2 时钟和控制信号的时序检查331

5.15.3 边沿控制标识符338

5.15.4 提示符：用户定义对时序冲突的响应338

5.15.5 使能带有条件的时序检查342

5.15.6 时序检查中的矢量信号343

5.15.7 负时序检查344

5.16 Verilog HDL SDF逆向注解344

5.16.1 SD F注解器345

5.16.2 映射SDF结构到Verilog345

5.16.3 多个注解350

5.16.4 多个SDF文件351

5.16.5 脉冲限制注解351

5.16.6 SDF到Verilog延迟值映射351

5.17 Verilog HDL系统任务和函数352

5.17.1 显示任务352

5.17.2 文件I/O任务和函数358

5.17.3 时间标度任务367

5.17.4 仿真控制任务370

5.17.5 随机分析任务370

5.17.6 仿真时间函数372

5.17.7 转换函数373

5.17.8 概率分布函数374

5.17.9 命令行输入375

5.17.10 数学函数378

5.18 Verilog HDL的VCD文件379

5.18.1 Vivado创建四态VCD文件379

5.18.2 Verilog源创建四态VCD文件381

5.18.3 四态VCD文件格式384

5.19 Verilog HDL编译器指令388

5.19.1 ｀celldefine和｀endcelldefine388

5.19.2 ｀default_nettype388

5.19.3 ｀define和｀undef388

5.19.4 ｀ifdef、｀else、｀elsif、｀endif、｀ifndef390

5.19.5 ｀include392

5.19.6 ｀resetall393

5.19.7 ｀line393

5.19.8 ｀timescale393

5.19.9 ｀unconnected_drive和｀nounconnected_drive394

5.19.10 ｀pragma395

5.19.11 ｀begin_keywords和｀end_keyword395

5.20 Verilog HDL（IEEE 1364—2005）关键字列表395

第6章 基本数字逻辑单元Verilog HDL描述397

6.1 组合逻辑电路Verilog HDL描述397

6.1.1 逻辑门Verilog HDL描述397

6.1.2 编码器Verilog HDL描述398

6.1.3 译码器Verilog HDL描述398

6.1.4 多路选择器Verilog HDL描述401

6.1.5 数字比较器Verilog HDL描述403

6.1.6 总线缓冲器Verilog HDL描述403

6.2 数据运算操作Verilog HDL描述405

6.2.1 加法操作Verilog HDL描述405

6.2.2 减法操作Verilog HDL描述405

6.2.3 乘法操作Verilog HDL描述406

6.2.4 除法操作Verilog HDL描述406

6.2.5 算术逻辑单元Verilog HDL描述407

6.3 时序逻辑电路Verilog HDL描述409

6.3.1 触发器和锁存器Verilog HDL描述409

6.3.2 计数器Verilog HDL描述411

6.3.3 移位寄存器Verilog HDL描述414

6.3.4 脉冲宽度调制Verilog HDL描述419

6.4 存储器Verilog HDL描述421

6.4.1 ROM的Verilog HDL描述421

6.4.2 RAM的Verilog HDL描述422

6.5 有限自动状态机Verilog HDL描述423

6.5.1 FSM设计原理423

6.5.2 FSM的应用——序列检测器的实现428

6.5.3 FSM的应用——交通灯的实现432

6.6 算法状态机Verilog HDL描述434

6.6.1 算法状态机原理435

6.6.2 ASM到Verilog HDL的转换436

第7章 复杂数字系统设计和实现439

7.1 设计所用外设的原理439

7.1.1 LED驱动原理439

7.1.2 开关驱动原理440

7.1.3 七段数码管驱动原理440

7.1.4 VGA显示器原理442

7.1.5 通用异步接收发送器原理445

7.2 系统中各个模块的功能447

7.3 创建新的设计工程449

7.4 Verilog HDL数字系统设计流程450

7.4.1 创建divclk1.v文件450

7.4.2 创建divclk2.v文件451

7.4.3 创建divclk3.v文件452

7.4.4 创建divclk4.v文件453

7.4.5 创建pwm_led.v文件454

7.4.6 创建counter4b.v文件456

7.4.7 创建seg7display.v文件457

7.4.8 创建uart.v文件460

7.4.9 创建显示处理文件462

7.4.10 创建top.v文件468

7.5 添加XDC约束470

7.6 设计下载和验证474

第8章 数模混合系统设计475

8.1 信号采集和处理的实现475

8.1.1 XADC模块原理475

8.1.2 XADC原语476

8.1.3 1602字符LCD模块原理480

8.1.4 信号采集、处理和显示的实现485

8.2 信号发生器的实现496

8.2.1 DAC工作原理496

8.2.2 函数信号产生原理499

8.2.3 设计实现499

第9章 片上嵌入式系统的构建和实现508

9.1 ARM AM BA规范508

9.2 Cortex-M 1内部结构和功能509

9.2.1 处理器内核及寄存器组511

9.2.2 Cortex-M1存储空间及映射515

9.2.3 系统控制寄存器517

9.2.4 内核存储器接口523

9.2.5 嵌套向量中断控制器525

9.2.6 总线主设备533

9.2.7 AHB-PPB534

9.2.8 调试534

9.3 Cortex-M1系统时钟和复位536

9.4 Cortex-M1嵌入式系统硬件设计537

9.4.1 建立新的嵌入式设计工程537

9.4.2 定制七段数码管IP核538

9.4.3 定制按键消抖IP核543

9.4.4 设置IP核路径547

9.4.5 连接IP构建嵌入式系统硬件548

9.4.6 对块设计进行预处理553

9.5 Cortex-M1指令系统557

9.5.1 Thumb指令集557

9.5.2 汇编语言格式558

9.5.3 寄存器访问指令——MOVE559

9.5.4 寄存器访问指令——LOAD559

9.5.5 存储器访问指令——STORE560

9.5.6 多个数据访问指令561

9.5.7 堆栈访问指令561

9.5.8 算术运算指令561

9.5.9 逻辑操作指令562

9.5.10 移位操作指令563

9.5.11 逆序操作指令564

9.5.12 扩展操作指令564

9.5.13 程序流控制指令564

9.5.14 存储器屏障指令565

9.5.15 异常相关指令565

9.5.16 休眠相关的指令565

9.5.17 其他指令565

9.6 Cortex-M1嵌入式系统软件设计566

9.6.1 建立嵌入式软件工程566

9.6.2 设置选项567

9.6.3 添加汇编文件567

9.6.4 添加头文件570

9.6.5 添加主文件572

9.6.6 生成HEX文件573

9.7 处理并验证设计573

第10章 图像采集、处理系统的构建和实现575

10.1 图像传感器的原理和驱动575

10.1.1 传感器结构和功能575

10.1.2 传感器引脚功能定义577

10.1.3 SCCB接口驱动时序578

10.1.4 SCCB接口驱动的实现581

10.2 Sobel算子基本原理和实现方法584

10.3 RGB444数据捕获原理及实现588

10.4 系统整体结构和子模块设计590

10.4.1 Vivado中的系统整体结构591

10.4.2 时钟发生器的配置596

10.4.3 片内RAM模块的配置596

10.4.4 VGA驱动模块597

10.4.5 行缓存模块598